VHDL

Universidade de Brasília – Campus Gama
Disciplina: Sistemas Digitais 2

Semestres/ano: 1/2013

Aluno: Humberto Domingos de Carvalho Júnior 11/0031041
Relatório – Experiência 03 – Máquinas de estados Mealy
Objetivos:
Dentre os quatro possíveis projetos de maquinas de estados Mealy a ser implementado no laboratório, escolhemos o projeto 04 –, cujo enunciado é informado abaixo.
A Fig. 10 mostra as interfaces do circuito sequencial string detector. A entrada reset é assíncrona: se reset='1', string detector vai para o estado S0. Por outro lado, enquanto reset='0', a cada borda de subida do sinal de relógio (clk) o valor presente na entrada bit é amostrado. Toda vez que string detector detecta uma ocorrência da sequência “100” na entrada bit em três bordas consecutivas de relógio ti, ti+1, ti+2, respectivamente, o sinal de saída found deve valer "1" por, no máximo, um ciclo de relógio. Assuma que o sinal aplicado à entrada bit jamais transiciona mais de uma vez entre duas bordas de subida consecutivas do sinal de relógio (ck).
A. Projete uma FSM modelo Mealy para string detector e faça a descrição da mesma em VHDL.
B. Elabore um test bench e simule string detector usando a sequência {1,0,0,1,0,0,0} na entradabit nas bordas de relógio ti, ti+1, ti+2,ti+3, ti+4, ti+5, ti+6, respectivamente.
Para se fazer a implementação deste projeto em VHDL, é necessário recorrermos ao passos para elaboração de projetos de máquinas de estado sequencial que vimos na aula teórica. Como já visto, objetivo da experiência é compreender a modulação por maquina de
Mealy de um problema, resolver o problema teórico e também aplica-lo ao código VHDL para simulação e implementação do circuito resolvido.
Especificação:
A maquina de Mealy foi feita de tal forma a atender os requisitos do problema, e funciona da seguinte maneira:
Quando a entrada BIT recebe as entradas 1,0,0 respectivamente, e consecutivas por 3 periodos de clock a saída Z deve assumir o valor 1,