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Trabalho Prático 01
INF 650 – Arquitetura e Organização de Computadores
Mestrado em Ciência da Computação
Campus UFV – Universidade Federal de Viçosa
Prof. José Augusto M. Nacif – jnacif@ufv.br

Conversor BCD para 7 Segmentos em Verilog HDL

Descrição do Trabalho:
O trabalho prático consiste no projeto, simplificação e simulação de um módulo em Verilog HDL recebe 4 entradas BCD e ativa as saídas de um display de 7 segmentos, conforme a Figura 2:

Trabalho Prático 01
INF 650 – Arquitetura e Organização de Computadores
Mestrado em Ciência da Computação
Campus UFV – Universidade Federal de Viçosa
Prof. José Augusto M. Nacif – jnacif@ufv.br

Passos para Elaboração do Trabalho:
a) Levantamento de equações booleanas das saídas a, b, c, d, e, f, g:

Valor
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
1
1
1
1
-

b
1
1
1
1
1
0
0
1
1
1
-

c
1
1
0
1
1
1
1
1
1
1
-

d
1
0
1
1
0
1
1
0
1
1
-

e
1
0
1
0
0
0
1
0
1
0
-

f
1
0
0
0
1
1
1
0
1
1
-

g
0
0
1
1
1
1
1
0
1
1
-

Obs: sinal (-) pertence a valores que não existiram no circuito

Sa = . . . + . . . + . .C.D + . . . + .B. .D +A. . .D + A. . . + .B.C.
Sb = . . . + . . .D + . .C. + . .C.D + .B. . + .

+A. . . +A. . .D

Sc = . . . + . . .D + . .C.D + .B. . + .B. .D + .B.C. +
Sd = . . . + . .C. + . .C.D + .B.

+ .B.C. + A. . . + A. . .D

Se = . . . + . .C. + .B.C. + . . .
Sf = . . . + . . . + . . . + .

. + . . . + . . .

Sg = . . . + . . . + . . . + . . . + . . . + . . . + . . .

+A. . . +A. . .D

Trabalho Prático 01
INF 650 – Arquitetura e Organização de Computadores
Mestrado em Ciência da Computação
Campus UFV – Universidade Federal de Viçosa
Prof. José Augusto

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