Verilog

1. Objetivos:

- Que ao final deste trabalho eu possa desenvolver não só a parte teórica mas também a parte pratica deste simulador.

2. Introdução:

Para manusear simulador, foi usado como base o conhecimento que adquiri em algoritmo de programação e sistemas digitais.

Do algoritmo eu usei a parte da linguagem e de sistemas digitais usei o conhecimento em flip flop, fluxograma e leitura de diagramas de blocos, foi isso que me ajudou a desenvolver o sistema do simulador.

Um sistema descrito em HDL pode ser implementado em um dispositivo programável exemplo FPGA, permitindo o uso desse sistema em campo;

Existem dezenas de HDLs: AHDL, VERILOG, Handel-C, SDL, ISP, ABEL e VHDL.

2.1. Quatus II e Linguaguem VHDL

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Figura 1.diagrama de blocos Quartus II

VHDL significa “Linguagem de Descrição de Hardware com ênfase em Circuitos Integrados de Altíssima Velocidade”. O VHDL foi criado visando simulação, modelagem e documentação, mas acabou recebendo mais tarde a possibilidade de síntese, com o objetivo de se automatizar o projeto de circuitos.

A Figura 2 mostra as etapas de um projeto utilizando VHDL.

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Figura 2. Etapas de projeto usando VHDL.

Comentários:

Apesar de o compilador ignorar todo o texto que está escrito como comentário, os comentários tem uma grande importância durante o projeto. Com comentários e um pouco de bom senso é possível criar um código limpo e legível. Diferentemente de outras linguagens de programação, na VHDL os comentários são escritos depois de dois traços como mostra a Figura 3.

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Figura 3. Exemplo de comentário.

Entidade:

Uma entidade de projeto pode representar uma simples porta lógica como um sistema completo e é composta de duas partes: declaração da entidade e arquitetura. A declaração da entidade define a interface com o ambiente exterior, como, por exemplo, as entradas e saídas. A Figura 4 mostra a declaração dos 4 modos de porta, e eles são:

1. IN – apenas entrada
2. OUT –