Qualidade do risc

Desenvolvimento

A arquitetura RISC (Reduced Instruction Set Computing), foi desenvolvida para executar uma instrução a cada ciclo de clock. As funções de comando criadas em um processador RISC consistem de muitas instruções pequenas e individuais, que realizam apenas uma única tarefa, tornando assim uma arquitetura rápida e eficiente. Todos os comandos RISC são do mesmo tamanho, e durante a compilação de software especificamente para um chip RISC, o compilador determina quais comandos não vão depender dos resultados de outros, para executa-los em paralelo, utilizando o conceito do pipeline. O pipeline não reduz o tempo gasto para completar cada instrução individualmente. Ao invés de lidar com instruções serialmente(bit por bit), um processador que faz uso do pipeline lida com p paralelismo, que em um único ciclo lida com o processamento de várias instruções. O hardware não espera o término de uma instrução para executar outra. Em uma máquina RISC, temos as quatro fases para a execução: busca, decodificação, execução e escrita que são executadas em paralelo. Uma fase não precisa esperar a outra terminar, para que ela se inicie. Este procedimento, não diminui o tempo de execução da tarefa, mas melhora o processamento global.

Como o processador RISC está trabalhando com comandos mais simples, seu conjunto de circuitos também pode ser mais simples, pelo volume de transitores ser menor, ajudando também na performance do processamento. O número de ciclos necessários para completar uma operação inteira depende do número de pequenos comandos que constituem essa operação. Em uma operação semelhante, o tempo necessário para interpretar e executar as instruções RISC é bem menor que o tempo para se carregar e decifrar um comando complexo CISC e então executar cada um de seus