Multiplicador de 4 Bits em VHDL

UNIVERSIDADE FEDERAL DE SERGIPE (UFS)
CENTRO DE CIÊNCIAS EXATAS E TECNOLÓGICAS (CCET)
DEPARTAMENTO DE COMPUTAÇÃO (DCOMP)

DISCIPLINA: LAB. DE CIRCUITOS DIGITAIS II
PROFESSOR: EDWARD DAVID MORENO ORDOÑEZ

RELATÓRIO DE AULA PRÁTICA
Nº 3
Multiplicador

Por
Breno Cruz Barros
Elder Brenner Andrade Santos
Flávio Arthur Oliveira Santos

Prática: 27/11/2013

Entrega: 04/12/2013

1- Introdução
O objetivo deste relatório é demonstrar e comentar resultados de experiência feita em laboratório a respeito da implementação de um circuito multiplicador de 4 bits utilizando duas implementações diferentes, uma utilizando o deslocamento de bits e outra utilizando uma iteração de somas através do código da implementação de um somador. A experiência foi realizada utilizando a linguagem de descrição de hardware VHDL. O ambiente de desenvolvimento utilizado foi o Quartus II da Altera.
2- Descrição Principal da atividade
Foram propostos a implementação de dois multiplicadores de 4 bits, o primeiro foi cedido pelo professor, onde esse tinha um pequeno erro, e cabia a cada grupo encontra-lo e corrigi-lo. O segundo seria um somador implementado pelo grupo, a ideia não era ser mais eficiente, ele precisava simplesmente funcionar, de modo que os dois fossem comparados para averiguar o diferencial de eficiência.
2.1 - Multiplicador
A multiplicação de números binários é realizada da mesma maneira como a de números decimais. O multiplicando é multiplicado por cada bit do multiplicador, começando do bit menos significativo. Cada uma destas multiplicações formam um produto parcial. Os sucessivos produtos parciais são deslocados uma posição para a esquerda. O produto final é obtido a partir da soma dos produtos parciais.
Com essa ideia foi implementado o multiplicador cedido pelo professor, de modo que o desempenho e custo em espaço foi satisfatório. begin process(a,b) variable aux1 : std_logic_vector (7 downto 0); variable aux2 : std_logic_vector (3