pcs2355 relat-10 2014

Escola Politécnica da USP
Departamento de Engenharia de Computação e Sistemas Digitais
PCS2355 – Laboratório Digital
Turma 3 – Prof. Paulo Barreto

Experiência 10
Contadores VHDL
U7
V7
Bancada: B-03
Data: 23/05/2014

1. Objetivos
Após a realização da experiência busca-se o conhecimento mais aprofundado da linguagem de descrição de hardware VHDL, através da utilização de funções e descrição de máquinas de estado em VHDL.

2. Descrição do Projeto
Essa experiência consiste no projeto e implementação de circuitos digitais de contadores em linguagem VHDL. A implementação do projeto é feita na placa de desenvolvimento
Altera Cyclone II EP2C35F672C6.

3. Atividades Experimentais
a) Contador binário crescente:
As linhas 6 a 9 apresentam a definição da entidade. São definidos três sinais de entrada
(clock, reset e enable com 1 bit) e 1 sinal de saída (q com 4 bits). O tipo destes quatro sinais de entrada e saída é std_logic.
As linhas 11 a 28 apresentam a arquitetura do contador. É definido um processo sensível aos sinais clock e reset e uma variável “contagem“ inteira de 0 a 15. O processo incrementa o valor de “contagem” em 1 na borda de subida do clock. Na linha 25 é chamada a função conv_std_logic_vector para converter o valor de “contagem” para std_logic e atribi-lo ao sinal de saída q.

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Experiência 10 – Contadores VHDL

Conversor binário para código de 7 segmentos:
As linhas 6 a 9 apresentam a definição da entidade. São definidos um sinail de entrada (d com 4 bits) e 1 sinal de saída (q com 7 bits). O tipo destes 2 sinais de entrada e saída é std_logic. As linhas 11 a 31 apresentam a arquitetura do conversor. A arquitetura seleciona um valor de 7 bits para o sinal de saída q para cada valor (de 0 a 15 em binário) do sinal de entrada d, baseando essa escolha na codificação para código de display de 7 segmentos.

b) As cartas de tempo obtidas nas simulações demonstraram o funcionamento correto dos
circuitos