Org9

Revisão das tecnologias de memó memória Organizaç
Organização e Arquitetura de computadores

• Caches utilizam a tecnologia
SRAM pelo desempenho

Address

21

– Baixa densidade (6 transistor
Chip select cells), consumo elevado, caras, Output enable rápidas Write enable
– estáticas: enquanto existir
Din[15-0]
alimentação de energia, o
16
conteúdo é preservado

Explorando a Hierarquia de Memória

16

SRAM
2M x 16

Dout[15-0]

• Memória principal utiliza DRAM pelo tamanho (densidade)
– Alta densidade (1 transistor cells), baixo consumo, baratas, rápidas
– Dinâmicas: necessitam ser “refreshed” regularmente (~ cada 8 ms)
• 1% a 2% dos ciclos ativos de uma DRAM

Prof. Dr. Luciano José Senger

– Endereços são organizados em 2 partes (row and column)
• RAS or Row Access Strobe triggering row decoder
• CAS or Column Access Strobe triggering column selector

Revisão das tecnologias de memó memória Organizaç
Organização clá clássica de uma RAM

bit (data) lines

• Medidas de desempenho
R
o w D e c o d e r

row address Each intersection represents a
6-T SRAM cell or a 1-T DRAM cell

RAM Cell
Array

word (row) line

Column Selector &
I/O Circuits

column address One memory row holds a block of data, so the column address selects the requested bit or word from that block

• Largura do canal de dados * taxa a ser utilizada data bit or word

Organizaç
Organização clá clássica de uma DRAM bit (data) lines

.

• Organização DRAM:

..
R
o w D e c o d e r

RAM Cell
Array

Column
Address

– N rows x N column x M-bit
– Lê ou escreve M-bit cada tempo – Cada acesso de M-bits um ciclo RAS / CAS cycle

Each intersection represents a
1-T DRAM cell

word (row) line

N cols

DRAM
Row
Address

M bit planes
M-bit Output
Cycle Time

column address row address Organizaç
Organização clá clássica de uma RAM

N rows

– Latência: tempo para acessar uma palavra
– Tempo de acesso (Access time): tempo entre a requisição e a disponibilidade dos dados (ou uma escrita) – Tempo de ciclo (Cycle time):