pipeline

Arquitectura de Computadores II
LESI - 3º Ano
Pipelining Avançado e Paralelismo ao Nível da Instrução
(ILP –Instruction Level Paralelism)
João Luís Ferreira Sobral
Departamento do Informática
Universidade do Minho
Janeiro 2002Arquitectura de Computadores II 2 © João Luís Sobral 2002
Pipelining Avançado e ILP
· Variantes do DP MIPS já analisadas
· Single-cycle – Todas as instruções são executadas num só ciclo de relógio – Pouco eficiente, nunca utilizada em processadores comerciais.
CPI = 1
Tcc = duração da instrução mais longa
Latência de uma instrução = Tcc
· Multi-ciclo – Cada instrução demora vários ciclos a executar.
CPI = 1 ... número máximo de ciclos numa instrução (depende do Mix)
Tcc = duração de cada ciclo
Latência = Tcc x 1 ... CPImax
· Pipeline – cada fase (estágio) da pipeline executa de forma concorrente, como numa linha de montagem, melhorando o CPI relativamente à implementação multi-ciclo
CPI =1 (em condições ideais)
Tcc = duração do estágio mais longo da pipeline
Latência = Tcc x número de estágios da pipeline
· O desempenho de uma dada arquitectura é dado pela combinação dos vários factores:
Texec = #I x CPI x Tcc => Texec decresce com 1/CPI e 1/Tcc
· A latência da execução das instruções é um factor importante, nomeadamente no caso dos saltos, porque influencia o número de ciclos que é necessário empatar a pipeline.
Maior
Débito de Instruções
(instruções por ciclo de relógio ou 1/CPI)
Multicycle
datapath
Pipelined
datapath
Single-cycle
datapath
Maior
Vários
Latência de uma instrução em ciclos de relógio
Multicycle
datapath
Pipelined
datapath
Single-cycle
datapath
Hardware
1Arquitectura de Computadores II 3 © João Luís Sobral 2002
Pipelining Avançado e ILP
· Aspectos do desenho
· Pipelining – Execução sobreposta das instruções
IF ID EXE MEM WB
IF ID EXE MEM WB
IF ID EXE MEM WB
IF ID EXE MEM WB
· Super-pipelining – Aumentar frequência interna de relógio
(=>+estágios)
I D E M W
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