Flip Flop

2a Questão)
Ativando o clock de subida, chegamos à seguinte tabela verdade:

Assim, nota-se que D = J, e que se trata de um flip flop JK para flip flop tipo D, sem contar que na tabela desprezamos os valores de J = K, pois a porta K nunca será igual à porta J, pois tem como entrada a porta J ligada à porta lógica NOT.

3a Questão)
Pela simulação feita no PROTEUS, temos que as frequências são divididas em base de 2n (tal que n > 0) onde n é a ordem do flip flop que se mede, no caso, no 1o temos uma frequência de 500 Hz, no 2o de 250 Hz, no 3o 125 Hz e o último aferimos uma oscilação entre 62 e 63 Hz, pois daria pelo cálculo visto (1000/16)Hz = 62,5Hz (a frequência original é de 1000 Hz).

Figura 2 Simulação feita pelo PROTEUS

4a Questão)
A frequência foi dividida, o período de clock dobra de tamanho, a cada 2 oscilações do clock temos uma oscilação do Q. Em síntese, a forma de saída de Q é uma oscilação com a frequência reduzida, porém período maior que o do clock. A análise está em anexo à próxima página.

Figura 3 Flip Flop divisor de frequência tipo D

5a Questão)
Pelo visto em sala de aula, temos que o módulo relaciona-se com o número de flip flops numa grandeza 2n, onde esse n no nosso experimento foi 3, culminando em um flip flop de módulo 8. Usando um pulso de 60 Hz, através da simulação, obtivemos 10 Hz como o valor para a frequência do sinal na saída C.

Figura 4 Contador de 0 até 5

1a Questão)
A partir da imagem fornecida, chegamos ao oscilador NE555 implementado no PROTEUS como pedido e o pino 3 será o fornecador do clock.

Figura 1 Circuito Oscilador NE555 implementado no PROTEUS

UNIVERSIDADE FEDERAL DE SERGIPE
CENTRO DE CIÊNCIAS EXATAS E TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELÉTRICA

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FLIP FLOP E APLICAÇÕES
Relatório apresentado à Universidade Federal de Sergipe – UFS, como critério de avaliação XXXXXXXXX.

Orientador: XXXXXXXX