Circuitos sequenciais

Circuitos Sequenciais Básicos: Registradores implementados em VHDL

Atividade 1:
Parte I – Implementação dos Flip-flops com tabela verdade e equação característca:

Equaçao característica descreve de forma é modificado o valor na saída do flip-flop.
a) 1- Flip-Flop D sensível a borda de descida. Tabela verdade Flip-Flop tipo D
CLK
D
Q
Q*
↓
0
0
0
↓
0
1
0
↓
1
0
1
↓
1
1
1
↑
X
Não muda
Não muda
↑
X
Não muda
Não muda

Equação característica: Q* = D .CLK
Q* representa o próximo valor para Q
Código em VHDL:

RTL Viewer Flip-Flop tipo D

Simulação Flip-Flop D (Qsim)

2- Flip-Flop Tipo T
Tabela verdade
CLK
T
Q
Q*
↑
0
0
0
↑
0
1
1
↑
1
0
1
↑
1
1
0
↓
x x Não altera
↓
x x Não altera

Equação característica: Q* = T .Q + T.Q
Código em VHDL:

RTL Viewer Flip-Flop tipo T

Flip Flop JK
Tabela verdade
CLK
J
K
Q
Qbarr
Q*
↑
0
0
0
1
0
↑
0
0
1
0
1
↑
0
1
0
1
0
↑
0
1
1
0
0
↑
1
0
0
1
1
↑
1
0
1
0
1
↑
1
1
0
1
1
↑
1
1
1
0
0
↓
x x x x Não muda
↓
x x x x Não muda

Equação característica:
Q*= J.Q + K.Q

Código VHDL

RTL Viewer Flip-Flop JK

Simulação no Qsim

b)
i. Quantas macrocélulas existem no chip usado (EPM3064ALC44-10)
Resp.: 64 macrocelulas

ii. Qual foi a implementação mais “natural” de flip-flop observada para o chip em questão ? Porque?

Flip Flop tipo D, pois utiliza menos recursos da macrocelula utilizada.
O bloco de construção de um CPLD é a macrocélula, as quais implementam as funções lógicas combinacionais, de registro e E/S.
Uma macrocelula pode ser configurada para realizar uma lógica combinacional, logica sequencial ou uma associação de ambas

c) Programe em VHDL e simule temporalmente um flip-flop D e um flip-flop JK com entradas de CLEAR síncronas.

Flip Flop JK com CLEAR síncrono Código VHDL:

RTL Viewer